三星在財務報表中寫道:“通過全球首次大規模生產GAA 3納米技術，增強其技術領先地位。”(通過保持GAA工藝技術的領先地位來超越市場增長，采用定價策略來確保未來投資，並提高我們先進工藝的產量和份額)
三星的3GAE工藝技術是第壹個使用GAA晶體管的工藝，三星官方稱之為多橋溝道場效應晶體管(MBCFET)。
三星大約在三年前正式推出了3GAE和3G 3GAP節點。三星表示，該工藝將實現30%的性能提升、50%的功耗降低和高達80%的晶體管密度(包括邏輯和SRAM晶體管的混合)。不過，三星的性能和功耗的實際結合效果如何，還有待觀察。
理論上，GAAFET與目前使用的FinFET相比有很多優點。在GAA晶體管中，溝道是水平的，被柵極包圍。GAA溝道使用外延和選擇性材料去除來形成，這允許設計者通過調整晶體管溝道的寬度來精確地調整晶體管溝道。通過更寬的通道實現高性能，通過更窄的通道實現低功耗。這種準確性大大降低了晶體管漏電流(即降低功耗)和晶體管性能的可變性(假設壹切正常)，這意味著更快的產品交付時間、上市時間和更高的產量。此外，根據應用材料公司(Applied Materials)最近的壹份報告，GAAFET有望減少20%至30%的電池面積。
談到應用，其最近推出的用於形成柵極氧化物疊層的高真空系統IMS(集成材料解決方案)系統旨在解決GAA晶體管制造中的主要挑戰，即溝道之間非常薄的空間和沈積多晶矽的必要性。在短時間內在溝道周圍形成柵氧化層和金屬柵疊層。應用材料公司的新AMS工具可以使用原子層沈積(ALD)、熱步驟和等離子體處理步驟來沈積厚度僅為1.5埃的柵氧化層。高度集成的機器還執行所有必要的計量步驟。
三星的3GAE是壹種“早期”的3nm制造技術，將主要由三星LSI(三星的芯片開發部門)和可能的壹兩家SF的其他alpha客戶使用。請記住，三星的LSI和SF的其他早期客戶傾向於大量制造芯片，預計3GAE技術將得到廣泛應用，前提是這些產品的產量和性能符合預期。
過渡到新的晶體管結構通常是有風險的，因為它涉及到新的制造工藝和新的工具。其他挑戰是由所有新節點引入並由新電子設計自動化(EDA)軟件解決的新布局方法、布局規劃規則和布線規則。最後，芯片設計師需要開發全新的ip，費用昂貴。
外媒:三星3nm良率僅20%
據外媒Phonearena報道，三星代工廠是僅次於巨頭臺積電的全球第二大獨立代工廠。換句話說，除了制造三星自己設計的Exynos芯片，三星還根據代表工廠客戶的高通等第三方公司提交的設計來制造芯片。
驍龍865應用處理器(AP)是由臺積電公司使用其7納米工藝節點制造的。在5nm驍龍888芯片組上，高通回歸三星，繼續依靠韓國代工廠生產4nm驍龍8 Gen 1。這是目前為三星、小米和摩托羅拉制造的高端安卓手機提供動力的AP。
然而，2月份有消息稱，三星代工在其4nm工藝節點上的良品率僅為35%。這意味著只有35%從晶圓上切割下來的芯片能通過質量控制。相比之下，臺積電在生產4納米驍龍8 Gen 1 Plus時實現了70%的產率。換句話說，在所有條件相同的情況下，臺積電生產的芯片數量是三星同期的兩倍。
因此，臺積電最終收到了高通的訂單，構建其剩余的驍龍8 Gen1芯片組和驍龍8 Gen 1 Plus SoC。我們還假設臺積電將獲得制造3納米驍龍8 Gen 2的許可，即使高通需要向臺積電支付溢價，以允許該芯片組的獨家制造商在短時間內制造足夠多的芯片。
盡管三星最近表示其產量壹直在增加，但Business Post的壹份報告稱，三星3nm工藝節點的產量仍遠低於公司的目標。雖然三星代工廠的全環柵(GAA)晶體管架構首次引入其3 nm節點，使其在臺積電處於領先地位(臺積電將引入其2 nm節點GAA架構)，但三星代工廠早期3 nm生產的良品率壹直在10%至20%的範圍內。
這不僅是三星需要提高的極低良率，而且比薩米在4nm驍龍8 Gen 1中經歷的上述35%良率還要差。
Wccftech表示，據消息人士透露，三星將從明年開始向客戶發貨的首款3nm GAA芯片組“性能版本”實際上可能是壹款新的內部Exynos芯片。據悉，三星壹直在為其智能手機開發新系列的Exynos芯片，但現階段尚不清楚它們是否會使用3納米GAA工藝節點制造。
臺積電和三星很快就會有新的挑戰者，因為英特爾已經表示，其目標是在2024年底接管行業的工藝領先地位。它還率先獲得了更先進的極紫外(EUV)掩模對準器。
第二代EUV機器被稱為高NA或高數值孔徑。當前EUV機器的NA是0.33，但是新機器的NA是0.55。NA越高，蝕刻在晶片上的電路圖案的分辨率越高。這將有助於芯片設計者和代工廠創造新的芯片組，這種芯片組包含的晶體管甚至比目前集成電路中使用的數十億晶體管還要多。
這也將防止代工廠再次將晶片通過EUV機器來給芯片增加額外的功能。阿斯麥表示，第二代EUV機器生成的更高分辨率圖案將提供更高的分辨率，這將使芯片特征減少1.7倍，芯片密度增加2.9倍。
通過首先收購這臺機器，英特爾將能夠在從臺積電和三星手中奪回領先地位的過程中邁出壹大步。
臺積電3納米生產時間曝光
據臺媒《聯合報》報道，臺積電和三星在晶圓代工廠前三名的競爭中，在3 nm展開激戰，始終吸引著全球半導體行業的目光。據調查，由於開發進度的延遲，蘋果新壹代處理器今年仍然使用臺積電3 nm搭配5 nm增強版N4P，最近有了重大突破。臺積電決定在今年率先采用第二版3納米工藝N3B，並於今年8月在新竹12廠R&D中心八期和柯南18廠P5廠同步投片，正式采用FinFET結構對抗三星的圍柵(GAA)工藝。
據臺積電介紹，該公司的3納米(N3)制程技術將是繼5納米(N5)制程技術之後的又壹整代工藝。當N3工藝技術引入時，它將是業界最先進的工藝技術，擁有最好的PPA和晶體管技術。與N5工藝技術相比，N3工藝技術的邏輯密度會提高70%左右，在相同功耗下速度會提高10-15%，或者在相同速度下功耗會降低25-30%。N3工藝技術的發展進程符合預期，進展良好。未來，它將提供壹個完整的平臺來支持移動通信和高性能計算應用。預計2021，會收到壹批客戶產品。此外，預計2022年下半年開始量產。
如上所述，晶圓廠18將是臺積電3納米的主要生產廠。資料顯示，臺積電柯南的Fab 18是目前擴產的重點，P1p4 * *的4個5納米和4納米工廠，P5 P8 * *的4個3納米工廠，而P1 P3的Fab 18A正在量產，至於P4 P6的Fab 65438+。
在芯片設計公司還在“拼產能”的時候，晶圓制造領域卻是另壹番景象。對於晶圓廠商來說，現在更重要的是3nm的突破。誰率先量產3nm，誰就占據了未來晶圓制造業的制高點，甚至影響AMD、NVIDIA等芯片巨頭的產品路線圖。
毫無疑問，在3nm的節點上，目前能抗衡的只有臺積電和三星，但英特爾顯然也在先進制造工藝上發力。不過從最近的消息來看，臺積電和三星在3nm量產上都頗為坎坷。Gartner分析師Samuel Wang表示，3納米斜率將比之前的節點需要更長的時間。
最近，壹份引用半導體行業消息來源的報告顯示，據報道，臺積電在3納米工藝產量方面存在困難。消息來源報告的關鍵謠言是，臺積電發現很難在其3納米FinFET工藝中實現令人滿意的產量。但到目前為止，臺積電還沒有公開承認任何N3的拖延，相反，它聲稱它正在“取得良好進展”。
眾所周知，臺積電3nm在晶體管上采用FinFET結構。FinFET采用三維結構，增加了電路柵極的接觸面積，從而使電路更加穩定，實現了半導體制造工藝持續小型化的目標。事實上，走在3nm的FinFET晶體管或多或少是極限，然後會遇到工藝小型化導致的電流控制泄漏等物理極限問題，而臺積電仍然選擇它，很大程度上是因為它可以在不改變太多生產工具的情況下擁有優越的成本結構。特別是對於客戶來說，不需要太多的設計改動就可以降低生產成本，可以說是雙贏。
根據之前公布的數據，與5nm芯片相比，臺積電的3nm芯片邏輯密度將提升75%，效率提升15%，功耗降低30%。據悉，臺積電的3nm工藝已於2021年3月開始風險試產，並小批量交付。預計2022年下半年開始商業化生產。
從工廠的角度來看，中國臺灣省柯南18工廠4-6期是臺積電的3nm量產基地。至於客戶，從上面可以看出，英特爾、蘋果和高通都選擇了臺積電。摩根士丹利分析師陳查理最近發表報告稱，臺積電在2023年的3納米芯片代工市場幾乎處於壟斷地位，市場份額接近100%。
與臺積電在良率上的問題不同，三星在3nm上的難點在於3 nm GAA工藝專利IP數量落後。據韓國媒體報道，三星對3 nm GAA工藝相關專利的缺乏感到不安。
三星在晶體管方面采用了全柵極(GAA)晶體管架構。相對於臺積電的FinFET晶體管，基於GAA的3nm工藝成本肯定更高，但從性能上來看，基於GAA架構的晶體管可以提供比FinFET更好的靜電特性，並滿足壹定的柵寬要求。可以看出，在相同的工藝下，使用GAA結構可以使芯片尺寸更小。
平面晶體管、FinFET和GAA FET
三星的3nm GAA技術與5nm制造工藝相比，邏輯面積效率提高35%以上，功耗降低50%，性能提升30%左右。去年6月，三星官方宣布3nm制程技術已經飛成功。此外，三星還宣布將於2022年推出早期版本的3nm GAA，其“性能版”將於2023年出貨。
目前在工廠方面，有報道稱三星可能在美國投資6543.8+07億美元建設3nm芯片生產線。在客戶方面，三星沒有具體透露，但據報道，高通，AMD和其他臺積電重量級客戶有興趣引入三星的3納米工藝。然而，由於上述韓國媒體報道稱，高通已將其3納米AP處理器的OEM訂單交給了臺積電，三星的3納米客戶仍然是壹個謎。
去年帕特·基爾辛格出任英特爾CEO後，曾經在OEM領域試水的IDM巨頭重返這壹市場。同時，他們也提出了遠大的抱負。
在本月的18投資者會議上，英特爾CEO帕特·基爾辛格再次強調，英特爾的2nm工藝將於2024年上半年量產，比臺積電早，這意味著兩年後晶圓代工業務與臺積電的競爭將更加激烈。
雖然英特爾沒有過多透露3nm工藝，但Digitimes去年的研究報告分析了臺積電、三星、英特爾和IBM在相同命名的半導體工藝節點的晶體管密度，並比較了各公司在10nm、7nm、5nm、3nm和2nm的晶體管密度。
在工廠方面，英特爾強調將投資800億歐元在歐洲建廠。英特爾德國負責人Christin Eisenschmid在接受采訪時透露，將在歐洲生產2nm或推廣更小的芯片。英特爾將2nm視為擴大歐洲產能的重要關鍵，以避免在未來的先進技術競爭中落後。
壹般來說，在3nm的節點上，臺積電、三星、英特爾誰會是最後的贏家，可能只能用時間來評判，但從目前的情況來看，臺積電可能略勝壹籌。
3nm已經達到了摩爾定律的物理極限。未來應該如何發展？這已經成為全世界研究人員迫切需要解決的問題。目前，研究人員大多試圖在晶體管工藝和材料方面找到解決問題的方法。
三星在3nm工藝中使用的上述GAA晶體管是3nm之後不錯的選擇。GAA在溝道四周設計了柵極，可以降低漏電壓，提高對溝道的控制，這是減少工藝節點的關鍵。據報道，臺積電也將在2納米工藝中使用砷化鎵晶體管。
納米線是直徑在納米量級的納米結構。納米線技術的基本吸引力之壹是它們表現出強大的電學性質，包括由於其有效的壹維結構而產生的高電子遷移率。
最近，來自HZDR的研究人員宣布，他們通過實驗證明了納米線在張力下的長期理論預測。在實驗中，研究人員制作了由GaAs核和砷化銦鋁外殼組成的納米線。最後，結果表明，研究人員確實可以通過對納米線施加拉伸應變來提高納米線的電子遷移率。測量出未應變納米線和體GaAs的相對遷移率增加了約30%。研究人員認為，他們可以在晶格失配較大的材料中實現更顯著的增加。
最近，英特爾壹項關於“堆疊叉片式晶體管”的專利引起了人們的關註。
英特爾表示，新的晶體管設計最終可以實現3D和垂直堆疊的CMOS架構，與最先進的三柵極晶體管相比，這允許增加晶體管的數量。在專利中，英特爾描述了納米帶晶體管和鍺薄膜的使用，它們將充當電介質屏障，並在每個垂直堆疊的晶體管層中重復，最終取決於彼此堆疊的晶體管數量。
據了解，英特爾並不是第壹家引用這種制造方法的公司。比利時研究小組Imec在2019提出了這種方法。根據Imec首個標準單元模擬結果，當應用於2nm工藝節點時，該技術相比傳統納米芯片方法可以顯著提高晶體管密度。
垂直傳輸場效應晶體管(VTFET)由IBM和三星* * *(Samsung * * *)聯合宣布，旨在取代目前壹些最先進的芯片中使用的FinFET技術。新技術將垂直堆疊晶體管，允許電流在晶體管堆疊中上下流動，而不是將晶體管平鋪在矽表面，然後電流從壹側流向另壹側，這是目前大多數芯片上使用的方法。
根據IBM和三星的說法，這種設計有兩個優點。首先，它將允許繞過許多性能限制，並將摩爾定律擴展到超過1納米的閾值。同時也可以影響它們之間的接觸點，以提高電流，節省能量。他們表示，該設計可能會將性能提高壹倍，或者將能耗降低85%。
其實晶體管制造只是解決3nm以後先進工藝演進的壹部分，芯片設計也很重要。必須將片上互連、組裝和封裝對器件和系統性能的影響降至最低。
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晶圓集成電路設備汽車芯片存儲臺積電AI封裝
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