HDL(硬件描述語言)概述
隨著EDA技術的發展，用硬件語言設計PLD/FPGA成為壹種趨勢。目前主要的硬件描述語言有VHDL和Verilog HDL。VHDL開發較早，語法比較嚴格，而Verilog HDL是在C語言基礎上開發的硬件描述語言，語法比較自由。與verilog HDL相比，VHDL的編寫規則比verilog更復雜，但Verilog的自由語法也容易讓少數初學者出錯。國外很多電子專業在本科階段會教VHDL，研究生階段會教verilog。從國內來看，VHDL的參考書比較多，很容易找到資料，而Verilog HDL的參考書相對較少，給學習Verilog HDL帶來壹些困難。
下面詳細介紹壹下Verilog HDL。
Verilog HDL是在應用最廣泛的C語言基礎上開發的壹種組件描述語言。由GDA(網關設計自動化)公司的PhilMoorby於1983年底發起。最初只設計了壹個仿真驗證工具，後來陸續開發了相關的故障仿真和時序分析工具。1985年，Moorby推出了其第三款商用模擬器Verilog-XL，大獲成功，從而使Verilog HDL迅速得到普及和應用。1989 CADENCE公司收購GDA公司，使得VerilogHDL成為這家公司的獨家專利。1990 CADENCE公司公開發表Verilog HDL，並成立LVI組織推動Verilog HDL成為IEEE標準，即IEEE標準1364-1995。
Verilog HDL最大的特點就是易學易用。如果有C語言編程經驗，可以在短時間內快速學習掌握，所以可以安排Verilog HDL內容在ASIC設計相關課程中講授。由於HDL語言本身是專門為硬件和系統設計而設計的，這種安排可以使學習者同時獲得設計實際電路的經驗。相比之下，學習VHDL更難。但是Verilog HDL的自由語法也容易導致初學者犯壹些錯誤，這壹點要註意。
選擇VHDL還是verilog HDL？
這是初學者最常問的問題。其實兩種語言沒有太大區別，描述能力差不多。掌握其中壹種語言後，通過短期學習，可以快速學習另壹種語言。選擇什麽語言主要看周圍人的使用習慣，可以方便以後的學習和交流。當然，如果妳是ASIC設計人員，首先要掌握verilog，因為在IC設計領域，90%以上的公司都是用verilog進行IC設計的。對於PLD/FPGA設計人員，可以自由選擇兩種語言。