答案:晶體管的伏安特性曲線:輸入特性曲線和輸出特性曲線。
輸入特性是指三極管輸入電路中施加在基極和發射極上的電壓Ube與其產生的基極電流Ib之間的關系。輸入特性曲線如下圖所示:
晶體管的輸入特性曲線類似於二極管的正向特性，因為B和E是正向偏置PN結(放大模式下)。
輸出特性通常是指在壹定基極電流Ib的控制下，三極管集電極和發射極之間的電壓UCE與集電極電流ic之間的關系。共發射極的輸出特性曲線如下圖所示:
2.描述反饋電路的概念，列舉負反饋的影響及其應用。
答:反饋是將放大器的部分或全部輸出信號(電壓或電流)反饋到放大器的輸入端與輸入信號進行比較(加減)，用比較得到的有效輸入信號控制輸出。這就是放大器的反饋過程。
負反饋對放大器性能有四種影響:
1)縮小放大倍數。
2)提高放大倍數的穩定性。
由於外界條件的變化(T℃，Vcc，器件老化等。)，放大倍數會變化，相對變化越小，穩定性越高。
3)減少非線性失真和噪聲
4)放大器的輸入電阻Ri和輸出電阻Ro被改變。
對輸入電阻ri的影響:串聯負反饋增加輸入電阻，並聯負反饋降低輸入電阻。
對輸出電阻ro的影響:電壓負反饋降低輸出電阻，電流負反饋增加輸出電阻。
負反饋的應用:電壓並聯負反饋、電流串聯負反饋、電壓串聯負反饋、電流並聯負反饋。
3.頻響，比如如何穩定，如何改變頻響曲線。
答:頻率響應也叫頻率特性。頻率響應或頻率特性是衡量放大電路對不同頻率輸入信號適應性的技術指標。頻率響應本質上是指放大器的增益和頻率之間的關系。壹般來說，壹個好的放大器不僅要有足夠的放大倍數，還要有良好的保真性能，即放大器的非線性失真要小，放大器的頻率響應要好。“好”是指放大器要同等放大不同頻率的信號。放大器出現頻響問題的原因有兩個:壹是實際放大的信號頻率不單壹；；第二，放大器有電抗元件和電抗因子。因為放大電路中存在電抗元件(如管的極間電容、負載電容、分布電容、耦合電容、發射極旁路電容等。)，對於不同的頻率信號分量，放大器可以具有不同的放大系數和相移。如果放大電路對不同頻率信號的幅度進行不同的放大，就會造成幅度失真；如果放大電路對不同頻率的信號產生不同的相移，就會造成相位失真。幅度失真和相位失真總稱為頻率失真，不叫線性失真，因為它是由線性電抗元件(電阻、電容、電感等)引起的。)的電路。為了實現無失真的信號放大，有必要研究放大器的頻率響應。
4.給出壹個差分運算放大器，如何進行相位補償，並畫出補償後的波特圖。
答:壹般兩級或多級運算放大器都需要補償。通常使用米勒補償。比如兩級全差分運算放大器和兩級雙端輸入單端輸出運算放大器可以用米勒補償，第二級(輸出級)可以補償。區別在於，對於全差分運算放大器，兩個輸出級都要補償，而對於單端輸出的兩級運算放大器，只需要壹次米勒補償。
5.零漂是什麽？如何抑制零點漂移？
答:零漂是指當放大電路的輸入端短路時，輸出端仍有緩慢變化的電壓，即輸出電壓偏離原來的起點上下浮動。抑制零點漂移的方法壹般包括:采用恒溫措施；補償法(用熱元件抵消放大管的變化或用特性相同的放大管構成差分放大電路)；利用DC負反饋穩定靜態工作點；各級之間采用阻容耦合或專門設計的調制解調器直流放大器。
6.發射極跟隨器
答:射極跟隨器(也稱為射極跟隨器，或簡稱跟隨器)是壹種集總電路(見下圖A)。它從基極輸入信號，從發射極輸出信號。它具有輸入阻抗高、輸出阻抗低、輸入信號和輸出信號相位相同的特點。
從動件的主要指標及其計算；
1，輸入阻抗
從上圖(b)的電路來看，從端子1和1 '到右邊的輸入阻抗為:Ri=Ui/Ib=rbe+(1+β)ReL。
其中:ReL=Re//RL，rbe為晶體管的輸入電阻，對於低頻小功率管，其值為rbe=300+(1+β)(26 mv) /(即mv)。
在上圖(b)的電路中，如果從B and B的端子到右邊的輸入阻抗為Ri=Ui/Ii=Rb//Rio，從上式可以看出，跟隨器的輸入阻抗比共發射極電路高(1+β)倍。
2.輸出阻抗
設Es=0，上圖(c)中從E和E '到左邊的輸出阻抗為:Ro=Uo/Ui=(rbe+Rsb)/(1+β)，其中Rs=Rs//Rb，如果從輸出端0和0 '到左邊的輸出阻抗為RO = RO，
3.電壓放大系數
根據上圖(b)中的等效電路發現:kV = uo/UI =(1+β) rel/[rbe+(1+β)Rel]，其中:Rel=Re//RL，當(1+β)Rel >時。& gtRbe，Kv=1，通常為Kv
4.電流放大倍數
根據上圖(b)中的等效電路，ki = io/ii =(1+β)rsbre/(RS b+ri)(re+rl)。
其中:RSB = RS//Rb，RI = RBC+(1+β) relo通常情況下，射極跟隨器具有電流和功率放大的功能。
7.基本放大器電路的類型(電壓放大器、電流放大器、跨導放大器和跨阻放大器)，它們的優缺點，特別是差分結構被廣泛使用的原因。
答:放大電路的作用:放大電路是電子技術中廣泛應用的電路之壹，其作用是將微弱的輸入信號(電壓、電流、功率)無失真地放大到負載所需的數值。
放大器電路類型:(1)電壓放大器:輸入信號很小，要求獲得較大的輸出電壓而不失真，也稱小信號放大器；(2)功率放大器:輸入信號大，要求放大器輸出足夠的功率，也叫大信號放大器。
差分通道就是具有這種功能的電路。電路的輸入端是兩個信號的輸入，這兩個信號之差就是電路的有效輸入信號，電路的輸出就是這兩個輸入信號之差的放大。試想壹下，如果有壹個幹擾信號，會對兩個輸入信號造成同樣的幹擾。通過兩者之差，幹擾信號的有效輸入為零，達到抗共模幹擾的目的。
8.畫出運算放大器組成的加、減、微分、積分運算的電路原理圖。並畫出晶體管級運算放大器電路。
同步電路和異步電路有什麽區別？
答:同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路組成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同壹個時鐘CLK，所有的狀態變化都在時鐘的上升沿(或下降沿)完成。例如，當上升延遲到來時，D觸發器將D端的電平傳輸到Q輸出端。
異步電路主要是壹種組合邏輯電路，用於產生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，但也用於時序電路中。此時它沒有統壹的時鐘，狀態變化時刻不穩定。通常，只有當電路處於穩定狀態時，輸入信號才會發生變化。也就是說，壹次允許改變壹個輸入，以避免輸入信號之間的競爭和風險。
2.什麽是同步邏輯和異步邏輯？
回答:同步邏輯是指時鐘之間有固定的因果關系。異步邏輯就是時鐘之間沒有固定的因果關系。
3.什麽是組合邏輯電路和時序邏輯電路？
答:根據邏輯功能特性的不同，數字電路可以分為兩類，壹類叫組合邏輯電路，壹類叫時序邏輯電路。組合邏輯電路在邏輯功能上的特點是任意時刻的輸出只取決於該時刻的輸入，與電路的原始狀態無關。時序邏輯電路的邏輯功能是，任意時刻的輸出不僅取決於當時的輸入信號，還取決於電路的原始狀態，或者與之前的輸入有關。
4.什麽是“線與”邏輯，實現它對硬件特性有什麽具體要求？
答:導線和邏輯是兩個輸出信號連接起來實現與的功能。硬件上要用oc門來實現(漏極或集電極開路)，不使用oc門可能會使澆註電流過大，燒壞邏輯門。同時，輸出端口應增加壹個上拉電阻(導線或下拉電阻)。
OC門，又稱開集電極(開漏極)與非門電路，開集電極(開漏極)。為什麽要引入OC gate？在實際使用中，有時需要將兩個或多個與非門的輸出端連接到同壹根導線上，用同壹根導線傳輸這些與非門上的數據(狀態電平)。因此，需要壹種新的與非門電路——OC門來實現“線與邏輯”。OC門主要用於三個方面:
1，實現與或非邏輯，用於電平轉換和驅動。因為OC門電路輸出管的集電極懸空，所以需要連接壹個上拉電阻Rp到電源VCC。OC門使用上拉電阻來輸出高電平。此外，為了增加輸出引腳的驅動能力，上拉電阻阻值的選擇原則應足夠大，以降低功耗和芯片的電流註入能力。它應該足夠小，以確保足夠的驅動電流。
2.線與邏輯，即兩路輸出(含兩路以上)可以直接互連，實現“與”的邏輯功能。在總線傳輸等實際應用中，需要並聯多個門電路的輸出端，但TTL門電路的輸出端不能直接並聯，否則這些門電路的輸出管之間會因低阻抗而形成較大的短路電流(浪湧電流)，從而燒壞器件。在硬件上，可以用OC門或三態門(ST門)來實現。要實現線與帶OC門，同時要在輸出端口加壹個上拉電阻。
3.三態門(ST門)主要用於多個門輸出共享數據總線。為了防止多個門同時占用數據總線，只允許這些門的使能信號(en)中的壹個為有效電平(如高電平)。由於三態門的輸出是推挽式低阻輸出，不需要連接拉(負載)電阻，所以開關速度比OC門快，三態門常用作輸出緩沖器。
5.什麽是設置和滯留時間？
答:建立/保持時間是測試芯片在輸入信號和時鐘信號之間的時間要求。建立時間是指數據在觸發器時鐘信號上升沿之前穩定的時間。輸入信號應該在時鐘上升沿之前的t時刻到達芯片(如果上升沿有效)，這個t就是建立時間。如果未達到建立時間，數據不能通過該時鐘進入觸發器，只有在下壹個時鐘的上升沿才能進入觸發器。
保持時間是指觸發器的時鐘信號上升沿到達後，數據穩定的時間。如果holdtime不夠，則數據無法輸入觸發器。
6.解釋建立時間和保持時間的定義，以及它們在時鐘信號延遲時的變化。
答:建立/保持時間是測試芯片在輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器時鐘信號上升沿到來之前數據穩定的時間。輸入信號應該在時鐘上升沿之前的t時間到達芯片(如果上升沿有效)，這個t就是建立時間-建立時間。如果未達到建立時間，則數據不能通過該時鐘進入觸發器，只有在時鐘的下壹個上升沿，數據才能進入觸發器。保持時間是指觸發器的時鐘信號上升沿到達後，數據穩定的時間。如果保持時間不夠，數據不能輸入觸發器。
建立時間和保持時間。建立時間是指數據信號在時鐘邊沿之前需要保持不變的時間。保持時間是指時鐘轉換後數據信號需要保持不變的時間。如果不滿足建立和保持時間，DFF將無法正確采樣數據，並且會出現亞穩態。如果數據信號在時鐘邊沿觸發之前和之後持續的時間長於建立和保持時間，則超出部分分別稱為建立時間裕量和保持時間裕量。
7.有哪些競爭和冒險的現象？如何判斷？怎麽消除？
答:在組合邏輯中，由於壹個門的輸入信號通路經歷了不同的延遲，到達該門的時間是不壹致的，這叫做競爭。產生毛刺這叫冒險。如果布爾表達式中有相反的信號，就可能出現競爭和冒險。解決方法:壹是增加布爾抵消項，二是在芯片外增加電容。使用D觸發器、格雷碼計數器、同步電路等優秀的設計方案可以消除。
8.妳知道那些常見的邏輯層次嗎？TTL和COMS電平可以直接互連嗎？
答案:常見邏輯電平:12V，5V，3.3V；TTL和CMOS不能直接互聯，因為TTL在0.3-3.6V之間，而CMOS在12V-5V之間。CMOS輸出可以直接與TTL互連。連接CMOS的TTL需要在輸出端口加壹個上拉電阻，連接5V或12V。
cmos的最高和最低級別是:Vih & gt=0.7VDD，Vil & lt= 0.3VDDVoh & gt=0.9VDD，卷& lt=0.1VDD，ttl為:VIH >；=2.0v，Vil & lt= 0.8vVoh & gt=2.4v，Vol & lt=0.4v。
Ttl可以直接用cmos驅動；增加壹個拉電阻後，Ttl可以驅動cmos。
9.如何解決亞穩態？
答:亞穩態是指觸發器在指定的時間段內不能達到可確認的狀態。當觸發器進入亞穩態時，無法預測該單元的輸出電平，也無法預測輸出何時會穩定在正確的電平。在這個穩定期間，觸發器輸出壹些中間電平，或者可能處於振蕩狀態，這個無用的輸出電平可以在信號通道上沿著觸發器級聯。
解決方案:
1降低系統時鐘頻率
2用反應更快的FF。
3引入同步機制，防止亞穩態傳播
4.提高時鐘質量，使用邊沿變化快的時鐘信號。
關鍵是器件采用了更好的工藝，時鐘周期裕量大。
10.集成電路設計中同步復位和異步復位的區別。
答:同步復位是指只有當復位信號有效且給定時鐘沿到來時，觸發器才復位。換句話說，即使復位信號有效，如果時鐘脈沖邊沿沒有到來，觸發器也不會復位。異步復位則不同。壹旦復位信號有效，觸發器將立即復位。
異步復位要求復位信號高，不能有毛刺。如果它與時鐘的關系不確定，亞穩態也可能出現。
11的特征。摩爾和梅裏狀態機。
答:兩個典型的狀態機是Moore狀態機和Mealy狀態機。摩爾有限狀態機的輸出只與當前狀態有關，與輸入信號的當前值無關。這是壹個嚴格的狀態函數。在時鐘脈沖的有效邊沿之後的有限數量的門延遲之後，輸出達到穩定值。即使輸入信號在時鐘周期內發生變化，輸出也會保持穩定。在時序上，摩爾狀態機屬於同步輸出狀態機。摩爾有限狀態機最重要的特點是隔離輸入輸出信號。
Mealy狀態機的輸出是當前狀態和所有輸入的函數，隨時隨輸入的變化而變化。從時序上來說，Mealy狀態機屬於異步輸出狀態機，不依賴時鐘。
14.多時域設計中如何處理跨時域的信號？(南山之橋)
不同時鐘域之間的信號通信需要同步，這樣可以防止新時鐘域中第壹級觸發器的亞穩態信號影響到下級邏輯。對於單個控制信號，可以采用電平、邊沿檢測、脈沖等兩級同步器，對於多位信號，可以采用FIFO、雙口RAM、握手信號等。跨時間域的信號應由同步器同步。防止亞穩態傳播。例如，如果要將時鐘域1中的信號發送到時鐘域2，則該信號只有在被時鐘域2中的同步器同步之後才能進入時鐘域2。該同步器是壹個兩級D觸發器，其時鐘是時鐘域2中的時鐘。這是因為時鐘域1中的這個信號可能不滿足時鐘域2中觸發器的建立和保持時間。亞穩態是異步的，因為它們之間沒有必然的關系。這只能防止亞穩態擴散，但不能保證取入數據的正確性。因此，通常只有幾個數字的信號，如控制信號或地址，才會同步。地址同步時，地址壹般要用格雷碼，因為格雷碼壹次只改變壹位，相當於壹次只有壹個同步器在工作，可以降低出錯概率。例如，在異步FIFO的設計中，當比較讀和寫地址的大小時，使用這種方法。如果在兩個時鐘域之間傳輸大量數據，可以使用異步FIFO來解決問題。
15.給reg設置，保持保持時間，找到中間組合邏輯的延遲範圍。(飛利浦-大唐筆試)
延遲& lt期間-設置-暫掛
16，時鐘周期為t，從寄存器到觸發器D1輸出的最大時間為T1max，最小時間為T1min。組合邏輯電路的最大延時為T2max，最小延時為T2min。觸發器D2的建立時間T3和保持時間應滿足什麽條件？(華為)
T3setup & gtT+T2max，T3hold & gtt 1分鐘+2分鐘
17，給出壹個通用時序電路的框圖，包括tsetup，tdelay，tck->；q，和時鐘的延遲，寫出決定最大時鐘的因素，同時給出表達式。(VIA 2003.11.06上海筆試)
t+Tclkdealy & gt；t setup+Tco+t delay；
Thold & gttclk delay+Tco+t delay；
18，說說靜態和動態時序模擬的優缺點。(VIA 2003 438+0.06上海筆試)
靜態時序分析是用窮舉法提取整個電路中所有的時序路徑，計算信號在這些路徑上的傳播延遲，檢查信號的建立和保持時間是否滿足時序要求，通過分析最大路徑延遲和最小路徑延遲找出違反時序約束的錯誤。它可以窮盡所有沒有輸入向量的路徑，運行速度非常快，占用內存也少。不僅可以全面檢查芯片設計的時序功能，而且時序分析的結果可以用來優化設計，因此靜態時序分析已經越來越多地用於數字集成電路設計的驗證。動態時序仿真是壹種常見的仿真，因為不可能生成覆蓋門級網表中每條路徑的完整測試向量。因此，在動態時序分析中，無法暴露某些路徑上可能存在的時序問題。
19，四級Mux，其中二級信號為關鍵信號。如何提高計時？(VIA 2003.6438+01.06上海筆試)
關鍵:將第二級信號放入最後壹級輸出，註意修改片選信號，保證其優先級沒有被修改。
20.給個門級圖，然後給每個門的傳輸延遲，問關鍵路徑是什麽，給輸入，這樣輸出就取決於關鍵路徑了。(未知)
21，數字電路在邏輯、時序(同步異步差分)、幾種觸發器(區別、優點)、全加器等方面的卡諾圖化簡。(未知)
22.卡諾圖寫邏輯表達式。(VIA 2003.5438+01.06上海筆試試題)
23.簡化F (a，b，c，d) = m (1，3，4，5，10，11，12，13，13。
卡諾圖化簡:壹般四個輸入，記住00 01 1 1 1 10的順序。
0 1 3 2
4 5 7 6
12 13 15 14
8 9 11 10
24、請給出CMOS反相器的原理圖、布局和P阱工藝的橫截面。繪制其傳遞曲線(Vout-Vin ),並解釋傳遞曲線各段的PMOS和NMOS工作區域？(via測試電路設計-北京-03.11.09)
25、要設計壹個上升和下降時間平衡的CMOS反相器，請定義PMOS和NMOS的溝道寬度比，並解釋？
26.為什麽標準逆變器中P管的長寬比大於N管？(石蘭微電子)
與載流子相關，P管是空穴導電，N管是電子導電，電子的遷移率大於空穴。在相同電場下，N管的電流大於P管的電流。所以需要增加P管的長寬比使其對稱，使P管的上升時間和下降時間相等，高低電平的噪聲容限相等，充放電時間相等。
27.用mos管構建壹個雙輸入與非門。(楊誌電子筆試)
請畫出cmos 2輸入與門的晶體管級原理圖，並解釋哪種輸入對輸出上升沿的響應更快。(減少延遲時間)。(電路設計-北京-03.11.09)
29.畫非、與非、或非符號、真值表和晶體管級電路。(英飛淩筆試)
30.畫壹個CMOS的圖，畫壹個二選壹mux門(VIA 2003.11.06上海筆試)。
31，與替代mux和inv進行XOR運算。(飛利浦-大唐筆試)
輸入a，b；
產出c；
賦值c=a？(~ b):(b)；
32.畫出Y = A * B+C的cmos電路圖(科光測試)
33.用邏輯和cmos電路實現ab+cd(飛利浦-大唐筆試)
34.畫出CMOS電路的晶體管級電路圖，實現Y=A*B+C(D+E)。(石蘭微電子)首先，畫出COMS電路圖，實現給定的邏輯表達式。
35.F(x，y，z)=xz+yz '。(未知)
x，y為4中1的數據選擇輸入，四個數據輸入分別為Z或Z的逆，0，1。
36.給出壹個與非門個數最少的表達式f = xxxx+xxxx+xxxx(其實是簡化)。
以最小項之和的形式，按~ (~ (a * b) * (~ (c * d)) = ab+CD。