如何寫好Verilog代碼？
1、有Verilog好的語法基礎和代碼習慣，如註釋、格式對稱、能全拼不簡寫等等；
2、有好的數字電路基礎，對於所寫代碼預計綜合出來的電路有了解，從電路到描述或者從描述到電路多加斟酌；
3、對將要實施的器件平臺有所了解，速度等級、資源總量和優缺點等等，在寫代碼時有針對的添加約束條件，讓時序更好，資源合理利用等等。
壹個好的FPGA開發工程師，都是要從電路硬件出發，通過不斷練習、斟酌、反思，寫出最熟悉的代碼風格，註重仿真和實測，總結經驗。